台湾专利TW201318171A 半導體裝置

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本發明的目的之一是提供一種包含氧化物半導體且能夠高速工作的電晶體。另外，本發明的目的之一是提供包括該電晶體的可靠性高的半導體裝置。本發明提供如下一種電晶體：在埋入在基底絕緣層中且其上表面的至少一部分從基底絕緣層露出的電極層上設置包括一對低電阻區及通道形成區的氧化物半導體層，電極層或氧化物半導體層的低電阻區的與電極層重疊的區域與設置於氧化物半導體的上層的佈線層電連接。
公开号:TW201318171A
申请号:TW101133129
申请日:2012-09-11
公开日:2013-05-01
发明作者:Shunpei Yamazaki；Atsuo Isobe；Toshinari Sasaki
申请人:Semiconductor Energy Lab；
IPC主号:H01L29-00

专利说明:
半導體裝置
所公開的發明係關於一種半導體裝置及其製造方法。
注意，在本說明書等中半導體裝置是指能夠利用半導體特性而工作的所有裝置，電光裝置、發光顯示裝置、半導體電路及電子裝置都是半導體裝置。
使用形成在具有絕緣表面的基板上的半導體薄膜而構成電晶體的技術受到關注。該電晶體被廣泛地應用於半導體電子裝置諸如積體電路(IC)、影像顯示裝置(有時簡稱為顯示裝置)等。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。但是，作為其他材料，氧化物半導體受到關注。
例如，專利文獻1及專利文獻2公開了作為氧化物半導體使用氧化鋅、In-Ga-Zn-O類氧化物來製造電晶體，而將它用於顯示裝置的像素的切換元件等的技術方案。
專利文獻3公開了一種技術，其中在使用氧化物半導體的交錯型電晶體中，藉由將含有高導電性的氮的氧化物半導體作為緩衝層設置在源極區和源極電極之間以及汲極區和汲極電極之間，來降低氧化物半導體與源極電極及汲極電極之間的接觸電阻。
非專利文獻1公開了自對準地形成通道區、源極區及汲極區的頂閘極結構的非晶氧化物半導體電晶體。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2010-135774號公報
[非專利文獻1]Jae Chul Park et al., “High performance amorphous oxide thin film transistors with self-aligned top-gate structure(具有自對準頂閘極結構的高效能非晶氧化物薄膜電晶體)” IEDM2009, pp191-194
隨著包括電晶體的半導體裝置的高性能化，需要電晶體的高速工作。於是，本發明的一個實施例的目的之一是提供包括氧化物半導體且能夠高速工作的電晶體及其製造方法。另外，目的之一是提供包括該電晶體且可靠性高的半導體裝置及其製造方法。
所公開的發明的一個實施例是一種半導體裝置，其中，在埋入在基底絕緣層中且其上表面的至少一部分從基底絕緣層露出的電極層上設置包括一對低電阻區及通道形成區的氧化物半導體層，電極層或氧化物半導體層的低電阻區的與電極層重疊的區域與設置於氧化物半導體的上層的佈線層電連接。更明確地說，例如可以採用以下結構。
本發明的一個實施例是一種半導體裝置，包括：基底絕緣層；埋入在基底絕緣層中且其上表面的至少一部分從基底絕緣層露出的第一電極層及第二電極層；接觸地設置在第一電極層、第二電極層及基底絕緣層上且包括一對低電阻區及夾在一對低電阻區之間的通道形成區的氧化物半導體層；設置在氧化物半導體層上的閘極絕緣層；夾著閘極絕緣層設置在通道形成區上的閘極電極層；設置在閘極絕緣層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的開口與第一電極層及第二電極層分別電連接的第一佈線層及第二佈線層，其中，一方的低電阻區的至少一部分與第一電極層接觸，另一方的低電阻區的至少一部分與第二電極層接觸，通道形成區與基底絕緣層接觸。
另外，本發明的另一個實施例是一種半導體裝置，包括：基底絕緣層；埋入在基底絕緣層中且其上表面的至少一部分從基底絕緣層露出的第一電極層及第二電極層；接觸地設置在第一電極層、第二電極層及基底絕緣層上且包括一對低電阻區及夾在一對低電阻區之間的通道形成區的氧化物半導體層；設置在氧化物半導體層上的閘極絕緣層；夾著閘極絕緣層設置在通道形成區上的閘極電極層；設置在閘極絕緣層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的開口與第一電極層及第二電極層分別電接觸的第一佈線層及第二佈線層，其中，一方的低電阻區的至少一部分與第一電極層接觸，另一方的低電阻區的至少一部分與第二電極層接觸，通道形成區與基底絕緣層接觸。
另外，本發明的另一個實施例是一種半導體裝置，包括：基底絕緣層；埋入在基底絕緣層中且其上表面的至少一部分從基底絕緣層露出的第一電極層及第二電極層；接觸地設置在第一電極層、第二電極層及基底絕緣層上且包括一對低電阻區及夾在一對低電阻區之間的通道形成區的氧化物半導體層；設置在氧化物半導體層上的閘極絕緣層；夾著閘極絕緣層設置在通道形成區上的閘極電極層；設置在閘極絕緣層上的絕緣層；藉由設置在絕緣層及閘極絕緣層中的開口與一對低電阻區分別接觸的第一佈線層及第二佈線層，其中，一方的低電阻區的至少一部分與第一電極層接觸，另一方的低電阻區的至少一部分與第二電極層接觸，通道形成區與基底絕緣層接觸。
在上述半導體裝置中，絕緣膜及閘極絕緣層的開口可以設置在與低電阻區重疊的區域。另外，與開口重疊的低電阻區的厚度有時比通道形成區的厚度薄。
或者，在上述半導體裝置中，第一電極層或第二電極層包括不與氧化物半導體層重疊的區域，在不與氧化物半導體層重疊的區域中，第一電極層或第二電極層也可以與第一佈線層或第二佈線層接觸。
另外，氧化物半導體可以是單晶、多晶(也稱為多晶體)或非晶(也稱為非晶體)等狀態。
因為處於非晶狀態的氧化物半導體能夠比較容易得到平坦的表面，所以使用該氧化物半導體的電晶體能夠降低在該電晶體工作時的介面散射而能夠比較容易得到比較高的場效應遷移率。
另外，具有結晶性的氧化物半導體可以進一步減少塊體內缺陷。此外，藉由提高表面的平坦性，使用具有該結晶性的氧化物半導體的電晶體可以得到使用處於非晶狀態的氧化物半導體的電晶體以上的場效應遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體，明確地說，較佳在平均面粗糙度(Ra)為0.15mm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，並以如下算式定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x₁，y₁，f(x₁，y₁))，(x₁，y₂，f(x₁，y₂))，(x₂，y₁，f(x₂，y₁))，(x₂，y₂，f(x₂，y₂))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S₀，基準面的高度(指定面的平均高度)為Z₀。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對Ra進行測定。
注意，在本說明書等中，“上”不侷限於構成要素的位置關係為“直接在……之上。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層與閘極電極之間包含其他構成要素的情況。此外，“下”也是同樣的。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極”及“汲極”的功能有時被互相調換。因此，在本說明書等中，可以互相調換使用“源極”和“汲極”。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”包括電極以及佈線。
根據本發明的一個實施例，可以提供包括氧化物半導體且能夠高速工作的電晶體及其製造方法。
另外，根據本發明的一個實施例，可以提供可靠性高的半導體裝置及其製造方法。
下面，參照圖式對本發明的實施例進行詳細說明。但是，所屬發明所屬之技術領域的普通技術人員可以很容易地理解一個事實，就是本發明可以以多個不同形式來實施，其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限定在以下所記載的內容中。注意，在以下說明的本發明的結構中，在不同的圖式之間共同使用同一元件符號來表示相同部分或具有相同功能的部分，而省略其重複說明。另外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
注意，在本說明書等中，為了方便起見，附加了第一、第二序數詞，而其並不表示製程順序或疊層順序。此外，其在本說明書等中不表示用來特定發明的事項的固有名稱。實施例1
在本實施例中，參照圖1A至1C、圖2A至2C、圖3A和3B、以及圖4A至4D對半導體裝置及半導體裝置的製造方法的一個實施例進行說明。 <半導體裝置的結構例>
作為半導體裝置的例子，圖1A及1B示出電晶體420的剖面圖及平面圖。圖1A是電晶體420的平面圖，圖1B是沿著圖1A的X-Y的剖面圖。注意，在圖1A中，為了簡化起見，省略電晶體420的構成要素的一部分(例如，絕緣層407)。
圖1A及1B所示的電晶體420包括；在具有絕緣表面的基板400上的基底絕緣層436；埋入在基底絕緣層436中且其上表面的至少一部分從基底絕緣層436露出的電極層405a層及電極層405b；包括一對低電阻區404a、404b及夾在低電阻區404a和低電阻區404b之間的通道形成區409的氧化物半導體層403；設置在氧化物半導體層403上的閘極絕緣層402；夾著閘極絕緣層402設置在通道形成區409上的閘極電極層401；設置在閘極絕緣層402上的絕緣層407；藉由設置在絕緣層407及閘極絕緣層402中的開口與電極層405a及電極層405b分別電連接的第一佈線層465a及第二佈線層465b。
另外，電晶體420中的氧化物半導體層403在低電阻區404a及低電阻區404b的至少一部分中分別與電極層405a層及電極層405b接觸，並且通道形成區409與基底絕緣層436接觸。
與氧化物半導體層403電連接的電極層405a或佈線層465a中的一方可以用作電晶體420的源極端子。另外，與氧化物半導體層403電連接的電極層405b或佈線層465b中的一方可以用作電晶體420的汲極端子。
在本說明書的一個實施例中，氧化物半導體層403，較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸對準結晶氧化物半導體)膜。
CAAC-OS膜不是純粹的單晶，也不是純粹的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體層。另外，在很多情況下該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包含於CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(也稱為晶粒邊界(grain boundary))。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且具有金屬原子及氧原子的層重疊。另外，該層的法線向量為c軸方向。另外，在不同結晶部之間，a軸及b軸的方向可以分別不同。在本說明書中，當只記載為“垂直”時，包括85°以上且95°以下的範圍。另外，當只記載為“平行”時，包括-5°以上且5°以下的範圍。
另外，CAAC-OS膜中的結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體層的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
藉由採用CAAC-OS膜，可以抑制因可見光或紫外光的照射而引起的電晶體的電特性的變動，而得到可靠性高的電晶體。
CAAC-OS膜例如使用作為多晶的氧化物半導體濺射靶材，且利用濺射法而形成。當離子碰撞到該濺射靶材時，有時包含於濺射靶材中的結晶區域從a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，藉由使該平板狀的濺射粒子在保持結晶狀態的情況下到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，可以降低存在於沉積室內的雜質濃度(氫、水、二氧化碳及氮等)。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃且以上740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
以下，作為濺射靶材的一個例子示出In-Ga-Zn-O化合物靶材。
將InO_x粉末、GaO_y粉末及ZnO_Z粉末以規定的莫耳數比混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。在此，InO_x粉末、GaO_y粉末及ZnO_Z粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類及其混合的莫耳數比可以根據所製造的濺射靶材適當地改變。
另外，在電晶體420中，在形成閘極電極層401之後，藉由以該閘極電極層401為掩模並引入雜質元素而自對準地形成低電阻區404a及低電阻區404b。此外，該區域可以用作電晶體420的源極區或汲極區。藉由設置低電阻區404a及低電阻區404b，可以緩和施加到設置在該一對的低電阻區之間的通道形成區409的電場。另外，藉由使電極層405a及電極層405b分別與低電阻區接觸，可以降低氧化物半導體層403、電極層405a及電極層405b的接觸電阻。
另外，在電晶體420中，電極層405a及電極層405b使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等而形成。此外，作為電極層405a及電極層405b也可以使用氧化物半導體。另外，電極層405a及電極層405b可以形成為單層或疊層。
另外，在將雜質元素引入到低電阻區404a及低電阻區404b的製程中，電極層405a及電極層405b與閘極絕緣層402接觸的區域也會被引入雜質元素而被低電阻化。因此，在該區域中，藉由使佈線層465a及佈線層465b與電極層405a及電極層405b接觸，可以降低連接區的接觸電阻。從而，可以使電晶體420成為這樣一種電晶體：電晶體的電特性之一的導通特性(例如，導通電流及場效應遷移率)高，且能夠高速工作和高速回應。
另外，在將氧化物半導體材料用於電極層405a及電極層405b的情況下，當形成氧化物半導體層403的圖案時，至少從基底絕緣層436露出的電極層405a及電極層405b和氧化物半導體層403需要使用能夠取得蝕刻率的材料，以儘量避免使電極層405a及電極層405b受到蝕刻。注意，根據蝕刻的條件，如圖1C的電晶體421所示那樣，有時電極層415a及電極層415b的一部分被蝕刻。
另外，在將氧化物半導體材料用於電極層的情況下，根據氧化物半導體層的材料或成膜條件有時半導體層的介面不明確。此外，在介面不明確的情況下，有時形成有可以稱為電極層與氧化物半導體層的混合區或混合層的部分。另外，在圖1C中，以虛線示意性地示出電極層415a及電極層415b與氧化物半導體層403的介面。
在島狀的氧化物半導體層的外側，圖1A至1C所示的電晶體420及電晶體421與電極層、佈線層接觸，本發明的實施例不限於此。作為半導體裝置的別的例子，圖2A及2B示出電晶體422的平面圖及剖面圖。圖2A是電晶體422的平面圖，圖2B是沿著圖2A的V-W的剖面圖。注意，在圖2A中，為了簡化起見，省略電晶體422的構成要素的一部分(例如，絕緣層407)。
作為圖2A及2B所示的電晶體422，在電極層405a或電極層405b與氧化物半導體層403中的低電阻區404a、404b重疊的區域中，在閘極絕緣層402及絕緣層407中設置有開口。藉由該開口氧化物半導體層403中的低電阻區404a、404b分別與佈線層465a、465b接觸，在與島狀的氧化物半導體層403重疊的區域中，電極層405a或電極層405b與佈線層465a、465b電連接。
在電晶體422中，藉由使佈線層465a及佈線層465b分別與氧化物半導體層403中的低電阻區404a及低電阻區404b接觸，可以降低氧化物半導體層403與佈線層465a及佈線層465b的接觸電阻。
另外，藉由使電極層405a及電極層405b分別與低電阻區404a及低電阻區404b接觸，可以降低氧化物半導體層403與電極層405a及電極層405b的接觸電阻。
注意，作為電晶體422，雖然示出如下結構；分別在電極層405a一側和電極層405b一側的與島狀的氧化物半導體層403重疊的區域中的閘極絕緣層402及絕緣層407中設置有開口，但是本發明的實施例不限於此。例如，既可以在電極層405a一側的與島狀的氧化物半導體層403重疊的區域中的閘極絕緣層402及絕緣層407中具有開口，又可以在電極層405b一側的與島狀的氧化物半導體層403外側重疊的區域中的閘極絕緣層402及絕緣層407中具有開口。或者，如圖2C的電晶體428示出那樣，也可以採用只將電極層405設置在源極側或汲極側的單側結構。藉由採用電晶體428的結構，可以提高電晶體中的佈局的自由度。
另外，圖2A及2B所示的電晶體422在氧化物半導體層403的上表面與佈線層465a及佈線層465b接觸，但是本發明的實施例不限於此。例如，根據到達氧化物半導體層403(更具體的說，低電阻區404a或低電阻區404b)的開口的蝕刻條件，如圖3A或3B所示那樣，有時氧化物半導體層403的一部分被蝕刻。
圖3A所示的電晶體424是當形成達到氧化物半導體層403的開口時氧化物半導體層403的一部分被蝕刻的例子。在電晶體424中，與佈線層465a及佈線層465b接觸的低電阻區404a及低電阻區404b具有比通道形成區409薄的膜厚。另外，圖3B所示的電晶體426與電晶體424同樣是當形成到達氧化物半導體層403的開口時氧化物半導體層403的一部分被蝕刻的例子。在電晶體426中，穿過氧化物半導體層403而設置有開口，佈線層465a及佈線層465b分別與電極層405a及電極層405b接觸。
在電晶體422、電晶體424及電晶體426中，在氧化物半導體層與在氧化物半導體層的下層設置的電極層重疊的區域中形成開口，藉由該開口使氧化物半導體層與在氧化物半導體層的上層設置的佈線層電連接。由此，由於氧化物半導體層的薄膜化，在當形成開口時氧化物半導體層的一部分被蝕刻的情況下，或者在開口穿過氧化物半導體層而達到下層的電極層的情況下，藉由在下層設置電極層，可以補償佈線層與氧化物半導體層的電連接。從而，可以確實地實現電晶體的微型化。 <半導體裝置的製造方法>
以下，參照圖4A至圖4D說明圖1A至1C所示的電晶體420的製程的例子。
首先，在具有絕緣表面的基板400上形成成為電極層405a及電極層405b的導電膜，對該導電膜進行加工來形成電極層405a及電極層405b。
對可用作具有絕緣表面的基板400的基板沒有特別的限制，但是基板400需要至少具有能夠承受後面進行的熱處理製程的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板400，也可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等，並且也可以在這些基板上設置有半導體元件。
另外，作為基板400也可以使用撓性基板。在使用撓性基板時，既可以在撓性基板上直接形成包括氧化物半導體的電晶體，又可以在其他製造基板上形成包括氧化物半導體的電晶體，然後從製造基板剝離並轉置到撓性基板上。另外，為了從製造基板將其剝離、轉置到撓性基板上，較佳在製造基板與包括氧化物半導體層的電晶體之間設置剝離層。
電極層405a及電極層405b使用能夠承受後面進行的熱處理的材料，藉由電漿CVD法或濺射法等以10nm以上且500nm以下的厚度而形成。例如，可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。另外，也可以採用在鋁、銅等的金屬膜的下側和上側中的一者或兩者層疊鈦、鉬、鎢等的高熔點金屬膜或重疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。
另外，作為用於電極層405a及電極層405b的導電膜，也可以使用氧化物半導體而形成。作為氧化物半導體，可以使用In-Ga-Zn類氧化物、氧化銦(In₂O₃)、氧化錫(SnO₂)、氧化鋅(ZnO)、氧化銦氧化錫(In₂O₃-SnO₂，簡稱為ITO)、氧化銦氧化鋅(In₂O₃-ZnO)或在這些氧化物半導體材料中含有氧化矽的材料。
接著，在電極層405a及電極層405b上形成基底絕緣層436(參照圖4A)。基底絕緣層436可以採用使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿、氧化鎵或選自包含它們的混合材料的膜的單層結構或疊層結構。注意，基底絕緣層436採用包含氧化物絕緣膜的單層結構或疊層結構，較佳為採用該氧化物絕緣膜與後面形成的氧化物半導體層接觸的結構。
另外，在基底絕緣層436具有包含超過化學計量組成的氧的區域(以下，也稱為氧過剩區)時，藉由基底絕緣層436所包含的過剩的氧，可以填補後面形成的氧化物半導體層的氧缺損，所以是較佳的。
在基底絕緣層436採用疊層結構的情況下，較佳至少在與氧化物半導體層接觸的層具有氧過剩區。為了在基底絕緣層436設置氧過剩區，例如在氧氛圍下形成基底絕緣層436即可。或者，也可以對成膜之後的基底絕緣層436注入氧(至少包含氧自由基、氧原子、氧離子中的任何一個)而形成氧過剩區。作為氧的注入方法，可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法、電漿處理等。
另外，也可以在形成基底絕緣層436之前對電極層405a及電極層405b進行氮電漿處理。藉由氮電漿處理，可以降低電極層405a及電極層405b與後面形成的氧化物半導體層403的接觸電阻。
接著，藉由對基底絕緣層436進行拋光處理(例如，化學機械拋光(Chemical Mechanical Polishing：CMP)處理)或蝕刻處理，使電極層405a及電極層405b的上表面露出。既可以進行多次的拋光處理、蝕刻處理，又可以採用上述處理的組合。另外，在組合上述處理的情況下，對製程順序沒有特別的限制，但是為了提高在基底絕緣層436上設置的氧化物半導體層的結晶性，較佳使基底絕緣層436的表面盡可能地為平坦。
接著，以與露出的電極層405a及電極層405b和基底絕緣層436上接觸的方式形成氧化物半導體層403。
氧化物半導體層403既可為單層結構又可為疊層結構。另外，氧化物半導體層403既可採用非晶結構又可採用晶體氧化物半導體。在氧化物半導體層403採用非晶結構時，藉由在後面的製程中對氧化物半導體層進行熱處理，可以得到晶體氧化物半導體層。使非晶氧化物半導體層晶化的熱處理的溫度為250℃以上且700℃以下，較佳為400℃以上，更佳為500℃以上，進一步較佳為550℃以上。另外，該熱處理也可以兼作製程中的其他熱處理。
作為氧化物半導體層403的成膜方法，可以適當地使用濺射法、MBE(Molecular Beam Epitaxy：分子束外延)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。另外，氧化物半導體層403也可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置。
在形成氧化物半導體層403時，較佳盡可能地降低氧化物半導體層403所包含的氫濃度。為了降低氫濃度，例如，在使用濺射法進行成膜時，作為供應到濺射裝置的處理室內的氛圍氣體適當地使用：如氫、水、羥基或者氫化物等雜質被去除的高純度的稀有氣體(典型的為氬)；氧氣體；稀有氣體和氧氣體的混合氣體。
另外，藉由邊去除殘留在處理室內的水分邊引入去除了氫及水分的濺射氣體來進行成膜，可以降低所形成的氧化物半導體層的氫濃度。較佳為使用吸附型真空泵如低溫泵、離子泵或鈦昇華泵去除殘留在沉積室內的水分。另外，也可以使用配備有冷阱的渦輪分子泵。由於在利用低溫泵進行了排氣的沉積室中，對如氫分子、水(H₂O)等的包含氫原子的化合物(較佳還包括包含碳原子的化合物)等的排出能力較高，所以可以降低利用該沉積室形成的氧化物半導體層403中含有的雜質濃度。
另外，在利用濺射法而形成氧化物半導體層403的情況下，用於形成的金屬氧化物靶材的相對密度(填充率)為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由使用高相對密度的金屬氧化物靶材，可以將氧化物半導體層形成得緻密。
另外，藉由在將基板400保持為高溫度的狀態下形成氧化物半導體層403，對降低有可能包含在氧化物半導體層403中的雜質的濃度也有效。另外，可以將基板400的加熱溫度設定為150℃以上且450℃以下，較佳的是設定為200℃以上且350℃以下。另外，藉由在進行成膜時在高溫下加熱基板，可以形成晶體氧化物半導體層。
作為用於氧化物半導體層403的氧化物半導體，較佳至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳還包含鎵(Ga)。另外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。另外，作為穩定劑較佳為包含鋁(Al)。另外，作為穩定劑較佳為具有鋯(Zr)。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的任何一種或多種。
例如，作為氧化物半導體，可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
另外，較佳以在成膜時包含多量的氧的條件(例如，在氧為100%的氛圍下利用濺射法進行成膜等)形成膜，使氧化物半導體層403成為包含多量的氧(較佳為包括其氧含量相對於氧化物半導體處於結晶狀態下的化學計量過剩的區域)的膜。
另外，作為形成氧化物半導體層403的濺射氣體，較佳為使用氫、水、羥基或氫化物等的雜質被去除了的高純度氣體。
當作為氧化物半導體層403使用CAAC-OS膜時，作為獲得該CAAC-OS膜的方法，可以舉出三個方法。第一：將成膜溫度設定為200℃以上且450℃以下進行氧化物半導體層的形成，而實現大致垂直於其表面的c軸配向的方法。第二：在形成薄的氧化物半導體層之後，進行200℃以上且700℃以下的加熱處理，而實現大致垂直於其表面的c軸配向的方法。第三：在形成薄的第一層之後，進行200℃以上且700℃以下的加熱處理，並形成第二層，而實現大致垂直於其表面的c軸配向的方法。
在本實施例中，藉由用於使電極層405a及電極層405b的上表面露出的基底絕緣層436的拋光處理或蝕刻處理，氧化物半導體層403的形成面被平坦化，所以可以有效地實現氧化物半導體層403的晶化。另外，除了用於使電極層405a及電極層405b的上表面露出的基底絕緣層436的研磨處理或蝕刻處理以外，還可以進行平坦化處理。作為平坦化處理沒有特別的限制，可以使用拋光處理、乾蝕刻處理、電漿處理等。
作為電漿處理，例如可以進行引入氬氣體來產生電漿的反濺射。
作為平坦化處理，既可以進行多次的拋光處理、乾蝕刻處理以及電漿處理，又可以將上述組合。另外，當將上述組合時，對製程順序沒有特別的限制，可以適當地設定。
藉由光微影製程對成膜之後的氧化物半導體膜進行加工，來形成島狀的氧化物半導體層403。用來加工為島狀的氧化物半導體層403的光阻掩罩也可以利用噴墨法來形成。當利用噴墨法形成光阻掩罩時不需要光掩模，所以可以降低製造成本。
另外，當將氧化物半導體層403加工為島狀時，以使加工之後的氧化物半導體層403與露出的電極層405a的上表面及電極層405b的上表面至少在一部分中接觸的方式形成光阻掩罩。在本實施例中示出氧化物半導體層403的端部與電極層405a的上表面及電極層405b的上表面接觸的結構，但是本實施例不限於此。例如，也可以以覆蓋露出的電極層405a或電極層405b的整個表面的方式將氧化物半導體層403加工為島狀。
另外，較佳的是，對氧化物半導體層403進行用來去除(脫水化或脫氫化)包含在該氧化物半導體層403中的過剩的氫(包括水及羥基)的熱處理。將熱處理的溫度設定為300℃以上且700℃以下或者低於基板的應變點。可以在減壓下或氮氛圍下等進行熱處理。
藉由進行上述熱處理，可以從氧化物半導體去除n型雜質的氫。例如，可以使包含在進行了脫水化或脫氫化處理之後的氧化物半導體層403中的氫的濃度為5×10¹⁹/cm³以下，較佳為5×10¹⁸/cm³以下。
另外，用於脫水化或脫氫化的熱處理只要在形成氧化物半導體層之後就可以在電晶體420的製程中的任何時序進行。但是，在作為閘極絕緣層402或絕緣層407使用氧化鋁膜時，較佳在形成該氧化鋁膜之前進行用於脫水化或脫氫化的熱處理。另外，既可進行多次的用於脫水化或脫氫化的熱處理，又可將用於脫水化或脫氫化的熱處理兼作其他加熱處理。
另外，藉由在將氧化物半導體層403加工為島狀之前進行用於脫水化或脫氫化的熱處理，可以防止包含在基底絕緣層436中的氧由於熱處理被釋放，因此是較佳的。
在熱處理中，較佳不使氮或氦、氖、氬等稀有氣體中含有水、氫等。另外，較佳將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳的是設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳的是設定為0.1ppm以下)。
另外，可以在利用熱處理對氧化物半導體層403進行加熱之後，在維持其加熱溫度的狀態下或在從其加熱溫度降溫的過程中，對相同爐內引入高純度的氧氣體、高純度的一氧化二氮氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：空腔衰蕩雷射光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)。較佳不使氧氣體或一氧化二氮氣體包含水、氫等。或者，較佳將引入到熱處理裝置中的氧氣體或一氧化二氮氣體的純度設定為6N以上，較佳為7N以上(也就是說，將氧氣體或一氧化二氮氣體中的雜質濃度設定為1ppm以下，較佳的是設定為0.1ppm以下)。藉由利用氧氣體或一氧化二氮氣體供給由於脫水化或脫氫化處理中的雜質排出製程而同時被減少的構成氧化物半導體的主要成分材料的氧，可以使氧化物半導體層403高度純化並i型(本徵)化。
此外，也可以對進行了脫水化或脫氫化處理的氧化物半導體層中引入氧(至少包含氧自由基、氧原子和氧離子中的任一種)而向膜中供應氧。
藉由對進行了脫水化或脫氫化處理的氧化物半導體層403引入氧而在膜中供應氧，可以使氧化物半導體層403高度純化且在電性上i型(本徵)化。如此，具有高度純化且在電性上實現了i型(本徵)化的氧化物半導體層403的電晶體的電特性變動被抑制，所以該電晶體在電性上穩定。
作為氧的引入製程，當對氧化物半導體層403引入氧時，既可以對氧化物半導體層403直接引入氧，也可以透過以後形成的閘極絕緣層402或絕緣層407等其他膜對氧化物半導體層403引入氧。當透過其他膜引入氧時，使用離子植入法、離子摻雜法、電漿浸沒式離子植入法等即可，但是當對被露出的氧化物半導體層403直接引入氧時，除了上述方法以外，可以使用電漿處理等。
在進行脫水化或脫氫化處理之後進行對氧化物半導體層403的氧的引入即可，沒有特別的限制。另外，對進行了上述脫水化或脫氫處理氧化物半導體層403也可以多次引入氧。
接著，形成覆蓋氧化物半導體層403的閘極絕緣層402(參照圖4B)。
將閘極絕緣層402的厚度設定為1nm以上且20nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等。另外，閘極絕緣層402也可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置。
作為閘極絕緣層402的材料，可以使用氧化矽、氧化鎵、氧化鋁、氮化矽、氧氮化矽、氧氮化鋁或氮氧化矽等。閘極絕緣層402較佳在接觸於氧化物半導體層403的部分含有氧。尤其是，閘極絕緣層402較佳在其膜中(塊體中)存在至少超過化學計量組成的量的氧，例如，當作為閘極絕緣層402使用氧化矽膜時，較佳將其設定為SiO_2+α(但是，α>0)。在本實施例中，作為閘極絕緣層402使用SiO_2+α(注意，α>0)的氧化矽膜。藉由將這種氧化矽膜用於閘極絕緣層402，可以對氧化物半導體層403供應氧而可以提高特性。再者，較佳為考慮所製造的電晶體的大小及閘極絕緣層402的臺階覆蓋性而形成閘極絕緣層402。
此外，藉由作為閘極絕緣層402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSi_xO_y(x>0，y>0))、添加了氮的矽酸鉿(HfSiO_xN_y(x>0、y>0))、鋁酸鉿(HfAl_xO_y(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。而且，閘極絕緣層402既可以為單層結構，又可以為疊層結構。
接著，藉由電漿CVD法或濺射法等，在閘極絕緣層402上且與基底絕緣層436及氧化物半導體層403重疊的區域上(與電極層405a及電極層405b之間重疊的區域)形成閘極電極層401。閘極電極層401的材料可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。另外，作為閘極電極層401，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極層401既可以為單層結構，又可以為疊層結構。
另外，閘極電極層401的材料也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。另外，也可以採用上述導電材料與上述金屬材料的疊層結構。
另外，作為與閘極絕緣層402接觸的閘極電極層401中的一層，可以使用包含氮的金屬氧化物，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。這些膜的功函數為5eV(電子伏特)，較佳為5.5eV(電子伏特)以上。當將這些膜用於閘極電極層時，可以使電晶體的電特性的臨界電壓向正方向漂移，從而可以實現所謂的常截止的切換元件。
接著，以閘極電極層401為掩模對氧化物半導體層403引入摻雜劑431，而自對準地形成低電阻區404a、低電阻區404b及通道形成區409(參照圖4C)。
另外，藉由對氧化物半導體層403引入摻雜劑431，對與閘極絕緣層402接觸的區域中的電極層405a及電極層405b引入雜質元素，以使該區域中的電極層405a及電極層405b與同樣地也被低電阻化。此外，根據閘極絕緣層402或氧化物半導體層403的厚度及摻雜劑431的引入條件，有時也對與氧化物半導體層403接觸的區域中的電極層405a及電極層405b引入摻雜劑431。
摻雜劑431是改變氧化物半導體層403的導電率的雜質。作為摻雜劑431，可以使用選自第15族元素(典型的是磷(P)、砷(As)及銻(Sb))、硼(B)、鋁(Al)、氮(N)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)和鋅(Zn)中的任何一種以上的元素。
作為摻雜劑431的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法等。此時，較佳為使用摻雜劑431的單個離子或氟化物、氯化物的離子。另外，摻雜劑431也可以穿過絕緣層407而導入到氧化物半導體層403。
適當地設定加速電壓、劑量等的注入條件或者使摻雜劑431穿過的膜的厚度，來控制摻雜劑431的導入製程即可。在本實施例中，作為摻雜劑431使用硼，利用離子植入法進行硼離子的注入。摻雜劑431的劑量可以設定為1×10¹³離子/cm²以上且5×10¹⁶離子/cm²以下。
較佳低電阻區404a及低電阻區404b中的摻雜劑431的濃度為5×10¹⁸/cm³以上且1×10²²/cm³以下。
也可以在引入摻雜劑431的同時加熱基板400。
另外，也可以進行多次對氧化物半導體層403引入摻雜劑431的處理，並且也可以使用多種摻雜劑。
此外，在摻雜劑431的引入處理之後，也可以進行加熱處理。作為加熱條件較佳為採用如下條件：溫度為300℃以上且700℃以下，較佳為300℃以上且450℃以下；在氧氛圍下；進行一個小時。另外，也可以在氮氛圍下、減壓下、大氣(超乾燥空氣)下進行加熱處理。
當氧化物半導體層403是晶體氧化物半導體層時，有時由於摻雜劑431的引入導致一部分非晶化。在此情況下，藉由在引入摻雜劑431之後進行加熱處理，可以恢復氧化物半導體層403的結晶性。
藉由引入摻雜劑431，夾著通道形成區409形成設置有低電阻區404a及低電阻區404b的氧化物半導體層403。
接著，在閘極絕緣層402及閘極電極層401上形成絕緣層407。
絕緣層407可以藉由電漿CVD法、濺射法或蒸鍍法等形成。絕緣層407典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧化鉿膜、氧化鎂膜、氧化鋯膜、氧化鑭膜、氧化鋇膜、氧氮化鋁膜、氮化鋁膜或氧化鎵膜等無機絕緣膜。
絕緣層407即可以採用單層又可以採用疊層，例如可以使用氧化矽膜和氧化鋁膜的疊層。氧化鋁膜具有高遮斷效果(阻擋效果)，即不使氫、水分等雜質及氧的兩者透過膜的效果，且該氧化鋁膜用作保護膜，而防止在製程中及之後成為變動的主要原因的氫、水分等雜質混入到氧化物半導體層403，並防止從氧化物半導體層403放出作為構成氧化物半導體的主要成分材料的氧，所以可以較佳為使用。
絕緣層407較佳適當地使用不對絕緣層407中混入水、氫等雜質的方法如濺射法等形成。
與形成氧化物半導體層403時同樣，為了去除絕緣層407的沉積室中的殘留水分，較佳為使用吸附型的真空泵(低溫泵等)。可以降低在使用低溫泵排氣的沉積室中形成的絕緣層407所包含的雜質的濃度。此外，作為用來去除絕緣層407的沉積室中的殘留水分的排氣裝置，也可以採用配備有冷阱的渦輪分子泵。
接著，形成到達電極層405a及電極層405b的開口。在該開口中，形成與電極層405a接觸的佈線層465a及與電極層405b接觸的佈線層465b。(參照圖4D)。
佈線層465a及佈線層465b可以採用與閘極電極層401同樣的材料以及製造方法而形成。例如，作為佈線層465a及佈線層465b可以使用氮化鉭膜和銅膜的疊層或氮化鉭膜和鎢膜的疊層等。
藉由上述製程形成本實施例的電晶體420。
本實施例所示的電晶體具有：包括一對低電阻區及通道形成區的氧化物半導體層；在低電阻區中與氧化物半導體層的下表面接觸且埋入在基底絕緣層中的電極層。另外，電極層或氧化物半導體中的低電阻區的與電極層重疊的區域與設置在氧化物半導體層的上層的佈線層電連接。由此，氧化物半導體層與設置在上層的佈線層及/或在埋入在基底絕緣層中的電極層的接觸可以成為歐姆接觸，與肖特基結相比能夠進行熱穩定的工作。另外，可以降低其接觸電阻。因此，可以增加電晶體的導通電流，而可以得到電特性優良的電晶體。
另外，因為與氧化物半導體層電連接的電極層埋入在基底絕緣層中，所以即使該電極層的厚度厚也不會發生氧化物半導體層的覆蓋故障。由此，可以實現電極層及佈線層的厚膜化以及氧化物半導體層的薄膜化，而可以實現電晶體的微細化、高速驅動。另外，氧化物半導體層的形成面被平坦化，所以可以提高氧化物半導體層的結晶性。
因為用來電連接上層的佈線層與氧化物半導體層的開口設置在與埋入在基底絕緣層中的電極層重疊的區域中，在當形成開口時氧化物半導體層的一部分被蝕刻的情況下，或者在開口穿透氧化物半導體層而到達下層的電極層的情況下，也可以藉由設置在下層的電極層，補償佈線層與氧化物半導體層的電連接。從而，可以確實地實現電晶體的微型化。另外，可以提高當形成開口時需要的准精度及加工精度的自由度。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。實施例2
在本實施例中，參照圖式簡單說明如下半導體裝置的一個例子，該半導體裝置使用實施例1所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，在本實施例的半導體裝置中，作為電晶體162，使用實施例1所記載的電晶體而構成。作為電晶體162，可以採用實施例1所示的電晶體的任何結構。
圖5A至5C是半導體裝置的結構的一個例子。圖5A示出半導體裝置的剖面圖，圖5B示出半導體裝置的平面圖，圖5C示出半導體裝置的電路圖。在此，圖5A相當於沿著圖5B中的C1-C2及D1-D2的剖面。
圖5A及5B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並在其上部具有使用第二半導體材料的電晶體162。
這裏，第一半導體材料和第二半導體材料較佳為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
電晶體162是包含氧化物半導體的電晶體，由於截止電流小，因此藉由使用該電晶體能夠長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
另外，雖然是以上述電晶體都是n通道型電晶體的情況來進行說明，但是當然也可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將氧化物半導體用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖5A所示的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100上的通道形成區116；夾著通道形成區116地設置的雜質區120；與雜質區120接觸的金屬間化合物區124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極層110。注意，雖然有時在圖式中沒有明確示出具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載有時包括源極區。
此外，在基板100上圍繞電晶體160地設置有元件隔離絕緣層106，且在元件隔離絕緣層106及金屬間化合物區124上設置有絕緣層130。注意，為了實現高整合化，較佳如圖5A所示，電晶體160不具有側壁絕緣層。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極層110的側面設置側壁絕緣層，並設置包含雜質濃度不同的區域的雜質區120。
圖5A所示的電晶體162是將氧化物半導體用於通道形成區的電晶體。在此，包含於電晶體162的氧化物半導體層144較佳被高度純化。藉由使用被高度純化了的氧化物半導體，可以得到截止特性極為優異的電晶體162。
另外，氧化物半導體層144包括低電阻區144a、低電阻區144b及通道形成區144c。
另外，在夾著閘極絕緣層146與源極電極層142a(或汲極電極層142b)重疊的區域上設置有導電層148b，由源極電極層142a、閘極絕緣層146及導電層148b構成電容元件164。換言之，電晶體162的源極電極層142a用作電容元件164的一方的電極，導電層148b用作電容元件164的另一方的電極。另外，當不需要電容元件時，也可以採用不設置電容元件164的結構。此外，電容元件164也可以另行設置在電晶體162的上方。
另外，在電晶體162及電容元件164上設置有單層或疊層的絕緣層150及絕緣層152。並且，在絕緣層152上設置有與電晶體162的源極電極層142a電連接的佈線層156a、與電晶體162的汲極電極層142b電連接的佈線層156b。佈線層156a及佈線層156b藉由形成於絕緣層150、絕緣層152及閘極絕緣層146等中的開口而與源極電極層142a及汲極電極層142b分別電連接。
在圖5A及5B中，較佳的是，電晶體162與電晶體160以至少部分重疊的方式設置，且以電晶體160的源極區或汲極區與氧化物半導體層144的一部分重疊的方式設置。另外，以與電晶體160至少部分重疊的方式設置有電晶體162及電容元件164。藉由採用這種平面佈局，可以降低半導體裝置所占的面積，從而可以實現高整合化。
接著，圖5C示出對應於圖5A及5B的電路結構的一個例子。
在圖5C中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極或汲極電極中的一方電連接，第四佈線(4th Line)與電晶體162的閘極電極層電連接。並且，電晶體160的閘極電極層及電晶體162的源極電極層或汲極電極層中的一方與電容元件164的一方的電極電連接，第五佈線(5th Line)與電容元件164的另一方的電極電連接。
在圖5C所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極層的電位的特徵，可以如以下所示那樣進行資訊的寫入、保持及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極層及電容元件164接觸的節點(節點FG)施加第三佈線的電位。也就是說，對節點FG施加預定的電荷(寫入)。在此，施加賦予兩種不同電位位準的電荷(以下，稱為Low位準電荷、High位準電荷)中的任何一種。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，由此保持對節點FG施加的電荷(保持)。
因為電晶體162的截止電流極小，所以電晶體160的閘極電極層的電荷被長時間地保持。
接著，對資訊的讀出進行說明。在對第一佈線供給預定電位(恆定電位)的狀態下，當對第五佈線供給適當的電位(讀出電位)時，對應於保持於節點FG的電荷量第二佈線為不同的電位。一般而言，在電晶體160為n通道型的情況下，對節點FG(也可以稱為電晶體160的閘極電極)施加High位準電荷時的外觀上的臨界電壓V_{th_H}低於對節點FG施加Low位準電荷時的外觀上的臨界電壓V_{th_L}。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為V_{th_H}和V_{th_L}之間的電位V₀，可以辨別對節點FG施加的電荷。例如，在寫入中，當被供應High位準電荷時，如果第五佈線的電位為V₀(>V_{th_H})，則電晶體160成為“導通狀態”。例如，在寫入中，當被供應High位準電荷時，如果第五佈線的電位為V₀(>V_{th_H})，則電晶體160成為“導通狀態”。當被供應Low位準電荷時，即使第五佈線的電位為V₀(<V_{th_L})，電晶體160也維持“截止狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。像這樣當不讀出資訊時，對第五佈線施加不管閘極電極層的狀態如何都使電晶體160成為“截止狀態”的電位，也就是說小於V_{th_H}的電位，即可。或者，對第五佈線施加不管閘極電極層的狀態如何都使電晶體160成為“導通狀態”的電位，也就是說大於V_{th_L}的電位，即可。
在本實施例所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的截止電流極少的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，較佳電位被固定)，也可以在長期間保持儲存資料。
另外，在本實施例所示的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。
另外，在電晶體162中，埋入在基底絕緣層的電極層或氧化物半導體層的低電阻區與設置在上層的佈線層電連接，所以可以降低接觸電阻，而可以實現電特性優良的(例如，具有高導通電流特性)電晶體。因此，藉由使用電晶體162可以實現半導體裝置的高性能化。再者，因為電晶體162是可靠性高的電晶體，所以可以實現半導體裝置的高可靠性。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。實施例3
在本實施例中，參照圖6A至圖7C對與實施例2所示的結構不同的使用實施例1所示的電晶體的半導體裝置進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，在本實施例的半導體裝置中，作為電晶體162，使用實施例1記載的電晶體而構成。作為電晶體162，可以採用實施例1所示的電晶體的任何結構。
圖6A示出半導體裝置的電路結構的一個例子，圖6B是示出半導體裝置的一個例子的示意圖。首先對圖6A所示的半導體裝置進行說明，接著對圖6B所示的半導體裝置進行說明。
在圖6A所示的半導體裝置中，位元線BL與電晶體162的源極電極和汲極電極中的一方電連接，字線WL與電晶體162的閘極電極層電連接，並且電晶體162的源極電極和汲極電極中的另一方與電容元件254的第一端子電連接。
使用氧化物半導體的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以在極長時間儲存電容元件254的第一端子的電位(或累積在電容元件254中的電荷)。
接著，說明對圖6A所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容元件254的第一端子的電位(保持)。
由於電晶體162的截止電流極小，所以能夠長期儲存電容元件254的第一端子的電位(或累積在電容元件中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件254導通，於是，在位元線BL與電容元件254之間電荷被再次分配。結果，位元線BL的電位變化。位元線BL的電位的變化量根據電容元件254的第一端子的電位(或累積在電容元件254中的電荷)而取不同的值。
例如，在以V為電容元件254的第一端子的電位，以C為電容元件254的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為電荷被再次分配之前的位元線BL的電位的條件下，電荷被再次分配之後的位元線BL的電位成為(CB×VB0+C×V)/(CB+C)。因此可知，作為記憶單元250的狀態，當電容元件254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資訊。
如此，圖6A所示的半導體裝置可以利用電晶體162的截止電流極小的特徵長期保持累積在電容元件254中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以長期保持儲存資料。
接著對圖6B所示的半導體裝置進行說明。
圖6B所示的半導體裝置在其上部具備作為儲存電路的具有多個圖6A所示的記憶單元250的記憶單元陣列251a及記憶單元陣列251b，在其下部具備用於使記憶單元陣列251a及記憶單元陣列251b工作所需要的週邊電路253。另外，週邊電路253與記憶單元陣列251a及記憶單元陣列251b電連接。
藉由採用圖6B所示的結構，可以在記憶單元陣列251a及記憶單元陣列251b正下方設置週邊電路253，從而可以實現半導體裝置的小型化。
作為設置在週邊電路253中的電晶體，較佳為使用與電晶體162不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用上述電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，在圖6B所示的半導體裝置中，例示出層疊有記憶單元陣列251a、記憶單元陣列251b的兩個記憶單元陣列的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
接著，參照圖7A至7C對圖6A所示的記憶單元250的具體結構進行說明。
圖7A和7B示出記憶單元250的結構的一個例子。圖7A示出記憶單元250的平面圖，圖7B示出沿圖7A的A-B的剖面圖。
圖7A和7B所示的電晶體162可以採用與實施例1所示的電晶體的結構同樣的結構。在本實施例中，以具有與實施例1所示的電晶體420同樣的結構的情況為例子進行說明。
如圖7B示出那樣，在電極502及電極504上設置有電晶體162。電極502是用作圖7A中的位元線BL的佈線，以與包含於電晶體162的氧化物半導體層的低電阻區的一方接觸的方式設置。另外，電極504用作圖7A中的電容元件254的一方的電極，以與包含於電晶體162的氧化物半導體層的低電阻區的另一方接觸的方式設置。在電晶體162上，設置在與電極504重疊的區域中的電極506用作電容元件254的另一方的電極。
另外，如圖7A示出那樣，電容元件254的另一方的電極506與電容線508電連接。夾著閘極絕緣層146設置在氧化物半導體層144上的閘極電極層148a與字線509電連接。
另外，圖7C示出記憶單元陣列和與週邊電路接觸部分的剖面圖。週邊電路例如可以採用包括n通道型電晶體510及p通道型電晶體512的結構。作為用於n通道型電晶體510及p通道型電晶體512的半導體材料，較佳為使用氧化物半導體以外的半導體材料(矽等)。藉由使用這樣的材料，可以實現包含於週邊電路的電晶體的高速工作。
藉由採用圖7A所示的平面佈局，可以降低半導體裝置所占的面積，從而可以實現高整合化。
如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於使用被高度純化且被本徵化的氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存資料。換言之，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，如圖7B示出那樣，電容元件254由層疊電極504、氧化物半導體層144、閘極絕緣層146、電極506而形成。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其截止電流十分小的電晶體)的儲存電路形成為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的整合化。
本實施例可以與其他實施例所記載的結構適當地組合而實施。實施例4
在本實施例中，參照圖8A至圖11對將上述實施例所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。使用SRAM或DRAM是因為閃速記憶體的回應速度較低，因而閃速記憶體不適合於影像處理。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖8A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且該電晶體801至電晶體806被X解碼器807和Y解碼器808驅動。電晶體803和電晶體805以及電晶體804和電晶體806分別構成反相器，能夠實現高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在設計規則的最小尺寸為F時，SRAM的記憶單元面積通常為100F²至150F²。因此，SRAM是各種記憶體中每個比特位的單價最高的。
另一方面，在DRAM中，如圖8B所示，記憶單元由電晶體811和儲存電容器812構成，並且該電晶體811和儲存電容器812被X解碼器813和Y解碼器814驅動。由於一個單元由一個電晶體和一個電容器構成，所以所占的面積小。DRAM的記憶單元面積一般為10F²以下。但是，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施例所說明的半導體裝置的記憶單元面積為10F²左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
圖9示出移動設備的方塊圖。圖9所示的移動設備具有：RF電路901；類比基帶電路902；數位基帶電路903；電池904；電源電路905；應用處理器906；快閃記憶體910；顯示器控制器911；儲存電路912；顯示器913；觸控感應器919；聲頻電路917；以及鍵盤918等。顯示器913具有：顯示部914；源極驅動器915；以及閘極驅動器916。應用處理器906具有CPU(Central Processing Unit：中央處理器)907、DSP(Digital Signal Processor：數位信號處理器)908以及介面(IF)909。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施例所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入及讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖10示出將上述實施例所說明的半導體裝置用於顯示器的儲存電路950的例子。圖10所示的儲存電路950具有：記憶體952；記憶體953；開關954；開關955；以及記憶體控制器951。另外，儲存電路連接於：從信號線輸入的影像資料(輸入影像資料)；用來讀出及控制儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器956的信號來進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
接著，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，由顯示器957的下一幀開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952及記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施例所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資訊的寫入及讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖11示出電子書閱讀器的方塊圖。圖11所示的電子書閱讀器具有：電池1001；電源電路1002；微處理器1003；快閃記憶體1004；聲頻電路1005；鍵盤1006；儲存電路1007；觸控螢幕1008；顯示器1009；以及顯示器控制器1010。
在此，可以將上述實施例所說明的半導體裝置用於圖11的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。例如，在當使用者看電子書閱讀器時對某個部分要做標記的情況下(改變顯示顏色；劃下劃線；將文字改為粗體字；改變文字的字體等)，將使用者所指定的部分的資料暫時儲存並保持。當將該資訊長期保持時，也可以將該資訊拷貝到快閃記憶體1004。即使在此情況下也同樣藉由採用上述實施例所說明的半導體裝置，而能夠以高速進行資訊的寫入及讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
如上所述，本實施例所示的移動設備安裝有根據上述實施例的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存資料且充分降低耗電量的移動設備。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。範例
在本範例中，製造實施例1所示的電晶體並對該電晶體進行了電特性評價。
圖12A至12D示出用於本範例的電晶體的結構。
圖12A所示的電晶體622A及圖12B所示的電晶體622B採用與實施例1所示的電晶體422同樣的結構。在電晶體622A中，將佈線層665a用作源極端子，將佈線層665b用作汲極端子。另外在電晶體622B中，將電極層605a用作源極端子，將電極層605b用作汲極端子。
另外，圖12C所示的電晶體628A及圖12D所示的電晶體628B採用與實施例1所示的電晶體428同樣的結構。在電晶體628A中，將電極層605用作源極端子，將佈線層665a用作汲極端子。另外，在電晶體628B中，將佈線層665a用作源極端子，將電極層605用作汲極端子。
以下示出用於本實施例的電晶體的製造方法。另外，本實施例的電晶體622A、電晶體622B、電晶體628A及電晶體628B都利用同樣的方法而製造。
首先，將矽基板600搬入到濺射裝置內，進行反濺射，而使表面平坦化。反濺射的條件為如下：氬氛圍下(氬氣流量為50sccm)；壓力為0.4Pa；電源電力(電源輸出)為5.0kW；時間為三分鐘。然後，作為絕緣層632利用濺射法以不暴露於大氣的方式連續形成厚度為300nm的氧化矽膜。氧化矽膜的形成條件為如下：氧氛圍下(氧氣流量為50sccm)；壓力為0.4Pa；電源電力(電源輸出)為5.0kW；矽基板600與靶材之間的距離為60mm；基板溫度為100℃。
接著，在絕緣層632上，在作為導電膜利用濺射法而形成厚度為100nm的鎢膜之後，利用光微影法並加工該鎢膜而形成電極層605(電極層605a及電極層605b)。鎢膜的形成條件為如下：使用鎢靶；氬氛圍下(氬氣流量為80sccm)；壓力為0.8Pa；電源電力(電源輸出)為1.0kW，為了加熱基板，流過流量為10sccm的加熱的氬氣。
在電極層605上，作為基板絕緣層636利用濺射法形成氧化矽膜，對該氧化矽膜進行CMP處理而使電極層605的上表面露出。氧化矽膜的形成條件為如下：氧氛圍下(氧氣流量為50sccm)；壓力為0.4Pa；電源電力(電源輸出)為5.0kW；矽基板600與靶材之間的距離為60mm；基板溫度為100℃；膜的厚度為400nm。另外，CMP處理的條件為如下：作為CMP拋光墊使用聚氨酯類砂布；作為漿料使用NP8020(日本Nitta Haas公司製造)的原液(60nm至80nm的矽顆粒尺寸)；漿料溫度設定為室溫；拋光壓力為0.08MPa；固定基板一側的主軸旋轉速度為50rpm；固定砂布的桌台旋轉速度為50rpm。
接著，在露出的電極層及基底絕緣層636上，作為氧化物半導體層603利用使用In：Ga：Zn=3：1：2[原子數比]的氧化物靶材的濺射法而形成In-Ga-Zn-O膜，該In-Ga-Zn-O膜的厚度為15nm。形成In-Ga-Zn-O膜的條件為如下；氬及氧(Ar：O₂=30sccm：15sccm)氛圍下；壓力為0.4Pa；電源電力為0.5kW；基板溫度為200℃。
對形成的氧化物半導體層603利用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法而進行蝕刻，以加工為島狀。蝕刻條件為如下：作為蝕刻氣體使用三氯化硼和氯的混合氣體(BCl₃：Cl₂=60sccm：20sccm)；電源電力為450W；偏壓電力為100W；壓力為1.9Pa。
接著，在島狀的氧化物半導體層603上，作為閘極絕緣層602利用CVD法而形成厚度為20nm的氮氧化矽膜。
在閘極絕緣層602上，利用濺射法形成厚度為30nm的氮化鉭膜和厚度為135nm的鎢膜的疊層，並利用蝕刻法進行加工來形成閘極電極層601。形成氮化鉭膜的條件為如下：氬及氮(Ar：N₂=50sccm：10sccm)氛圍下；壓力為0.6Pa；電源電力為1kW。另外，形成鎢膜的條件為如下：氬氛圍下(氬氣流量為100sccm)；壓力為2.0Pa；電源電力為4kW；為了加熱基板，流過流量為10sccm的加熱的氬氣。
另外，氮化鉭膜和鎢膜的蝕刻條件包括三個條件。其中第一蝕刻條件為如下：作為蝕刻氣體使用氯、四氟甲烷及氧的混合氣體(Cl₂：CF₄：O₂=45sccm：55sccm：55sccm)；電源電力為3kW；偏壓電力為110W；壓力為0.67Pa；基板溫度40℃。第二蝕刻條件為如下：作為蝕刻氣體使用氯氣體(Cl₂=100sccm)；電源電力為2kW；偏壓電力為50W；基板溫度-10℃；蝕刻時間為15秒鐘。第三蝕刻條件為如下：作為蝕刻氣體使用氯氣體(Cl₂=100sccm)；電源電力為1 kW；偏壓電力為25W；基板溫度-10℃；蝕刻時間為50秒鐘。在第一條件下對鎢膜進行蝕刻。然後，在第二條件下對氮化鉭膜進行蝕刻。然後，在第三條件下對氮化鉭膜進行蝕刻。
接著，以閘極電極層601為掩模利用離子植入法而對氧化物半導體層603注入磷(P)離子，以自對準的方式形成低電阻區604a、低電阻區604b及通道形成區609。磷(P)離子植入條件為如下：加速電壓為30kV；劑量為1.0×10¹⁵ions/cm²。
接著，作為絕緣層607利用CVD法形成厚度為300nm的氮氧化矽膜。
在絕緣層607及閘極絕緣層602中形成到達氧化物半導體層603的開口，在該開口中利用濺射法形成厚度為300nm的鉬膜，藉由蝕刻對該鉬膜進行加工，來形成佈線層665a及佈線層665b。鉬膜的成膜條件為如下：氬(Ar=50sccm)氛圍下；壓力為0.3Pa；電源電力為2kW。另外，鉬膜的蝕刻條件為如下：作為蝕刻氣體使用氯、四氟甲烷及氧的混合氣體(Cl₂：CF₄：O₂=45sccm：55sccm：55sccm)；電源電力為3kW；偏壓電力為140W；壓力為0.67Pa。
然後，利用塗敷法形成厚度為1.5μm的聚醯亞胺膜，並在大氣氛圍下以300℃進行1小時的熱處理。
藉由上述方式製造本範例的電晶體。
另外，在本範例的電晶體622A、電晶體622B、電晶體628A及電晶體628B中，將通道長度(L)設定為0.9μm，將通道寬度(W)設定為10μm，將閘極電極層和電極層的偏置長度設定為0.2μm。
圖13A至圖14B示出製造的電晶體的電特性的評價結果。
圖13A是電晶體622A的電特性的評價結果，示出當汲極電壓(Vd)為1V或0.1V時的閘極電壓(Vg)-汲極電流(Id)曲線(橫軸和縱軸分別表示閘極電壓(Vg)和汲極電流(Id)的對數的曲線)及當汲極電壓(Vd)為0.1V時的場效應遷移率。
圖13B是電晶體622B的電特性的評價結果，示出當汲極電壓(Vd)為1V或0.1V時的閘極電壓(Vg)-汲極電流(Id)曲線及當汲極電壓(Vd)為0.1V時的場效應遷移率。
圖14A是電晶體628A的電特性的評價結果，示出當電極層605為GND，且當汲極電壓(Vd)為1V或0.1V時的閘極電壓(Vg)-汲極電流(Id)曲線及當汲極電壓(Vd)為0.1V時的場效應遷移率。
圖14B是電晶體628B的電特性的評價結果，示出當佈線層665a為GND，且當汲極電壓(Vd)為1V或0.1V時的閘極電壓(Vg)-汲極電流(Id)曲線及當汲極電壓(Vd)為0.1V時的場效應遷移率。
在圖13A至圖14B中分別示出電晶體622A、電晶體622B、電晶體628A、電晶體628B用作切換元件時的電特性。當汲極電壓(Vd)為1V時，電晶體622A的移動值為-0.45V；電晶體622B的移動值為-0.41V；電晶體628A的移動值為-0.40V；電晶體628B的移動值為-0.40V。另外，在本實施例中，移動值為該曲線的最大傾斜度的切線和在汲極電流(Id)為1×10^-12A時的直線的交點上的閘極電壓(Vg)的值。此外，汲極電壓(Vd)為0.1V時，電晶體622A的場效應遷移率為5.3cm²/Vsec；電晶體622B的場效應遷移率為5.5cm²/Vsec；電晶體628A的場效應遷移率為6.2cm²/Vsec；電晶體628B的場效應遷移率為6.3cm²/Vsec。
另外，在本範例的電晶體中，當汲極電壓為1V、閘極電壓為3V時，作為導通電流的平均值(n數=25)，電晶體622A為24.7μA；電晶體622B為24.3μA；電晶體628A為27.8μA；電晶體628B為27.8μA。
由此可知，本範例的電晶體是賦予有高電特性的電晶體。
100‧‧‧基板
102‧‧‧氧化物半導體層
103‧‧‧氧化物半導體層
106‧‧‧元件隔離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極層
116‧‧‧通道形成區
120‧‧‧雜質區
124‧‧‧金屬間化合物區
130‧‧‧絕緣層
142a‧‧‧源極電極層
142b‧‧‧汲極電極層
144‧‧‧氧化物半導體層
144a‧‧‧低電阻區
144b‧‧‧低電阻區
144c‧‧‧通道形成區
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極層
148b‧‧‧導電層
150‧‧‧絕緣層
152‧‧‧絕緣層
156a‧‧‧佈線層
156b‧‧‧佈線層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
250‧‧‧記憶單元
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容元件
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
404a‧‧‧低電阻區
404b‧‧‧低電阻區
405‧‧‧電極層
405a‧‧‧電極層
405b‧‧‧電極層
407‧‧‧絕緣層
409‧‧‧通道形成區
415a‧‧‧電極層
415b‧‧‧電極層
420‧‧‧電晶體
421‧‧‧電晶體
422‧‧‧電晶體
424‧‧‧電晶體
426‧‧‧電晶體
428‧‧‧電晶體
431‧‧‧摻雜劑
436‧‧‧基底絕緣層
465a‧‧‧佈線層
465b‧‧‧佈線層
502‧‧‧電極
504‧‧‧電極
506‧‧‧電極
508‧‧‧電容線
509‧‧‧字線
510‧‧‧n通道型電晶體
512‧‧‧p通道型電晶體
600‧‧‧矽基板
601‧‧‧閘極電極層
602‧‧‧閘極絕緣層
603‧‧‧氧化物半導體層
604a‧‧‧低電阻區
604b‧‧‧低電阻區
605‧‧‧電極層
605a‧‧‧電極層
605b‧‧‧電極層
607‧‧‧絕緣層
609‧‧‧通道形成區
622A‧‧‧電晶體
622B‧‧‧電晶體
628A‧‧‧電晶體
628B‧‧‧電晶體
632‧‧‧絕緣層
636‧‧‧基底絕緣層
665a‧‧‧佈線層
665b‧‧‧佈線層
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容器
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數位基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧聲頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
950‧‧‧儲存電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸控螢幕
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
在圖式中：圖1A至1C是示出半導體裝置的一個實施例的平面圖及剖面圖；圖2A至2C是示出半導體裝置的一個實施例的平面圖及剖面圖；圖3A和3B是示出半導體裝置的一個實施例的剖面圖；圖4A至4D是示出半導體裝置的製程的一個例子的剖面圖；圖5A至5C是示出半導體裝置的一個實施例的剖面圖、平面圖及電路圖；圖6A和6B是示出半導體裝置的一個實施例的電路圖及透視圖；圖7A至7C是示出半導體裝置的一個實施例的平面圖及剖面圖；圖8A和8B是示出半導體裝置的一個實施例的電路圖；圖9是示出半導體裝置的一個實施例的方塊圖；圖10是示出半導體裝置的一個實施例的方塊圖；圖11是示出半導體裝置的一個實施例的方塊圖；圖12A至12D是示出用於實施例的電晶體的結構的剖面圖；圖13A和13B是示出實施例的電晶體的電特性評價的圖；以及圖14A和14B是示出實施例的電晶體的電特性評價的圖。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
404a‧‧‧低電阻區
404b‧‧‧低電阻區
405a‧‧‧電極層
405b‧‧‧電極層
407‧‧‧絕緣層
420‧‧‧電晶體
465a‧‧‧佈線層
465b‧‧‧佈線層

权利要求:
Claims (17)
[1] 一種半導體裝置，包含：基底絕緣層；埋入在該基底絕緣層中的第一導電層及第二導電層；接觸地設置於該第一導電層、該第二導電層及該基底絕緣層上且包括通道形成區的氧化物半導體層；在該氧化物半導體層上的閘極絕緣層；夾著該閘極絕緣層在該通道形成區上的閘極電極層；在該閘極絕緣層上的絕緣層；以及藉由設置在該絕緣層及該閘極絕緣層中的開口與該第一導電層及該第二導電層分別電連接的第一佈線層及第二佈線層，其中，該通道形成區與該基底絕緣層接觸。
[2] 根據申請專利範圍第1項之半導體裝置，其中藉由設置在該絕緣層及該閘極絕緣層中的開口，該第一佈線層及該第二佈線層與該第一導電層及該第二導電層分別接觸。
[3] 根據申請專利範圍第1項之半導體裝置，其中，該氧化物半導體層包括一對低電阻區，其中，該通道形成區在該一對低電阻區之間，以及其中，在該一對低電阻區中，一個低電阻區與該第一導電層接觸，另一個低電阻區與該第二導電層接觸。
[4] 根據申請專利範圍第1項之半導體裝置，其中至少該開口中的一個與該氧化物半導體層重疊。
[5] 根據申請專利範圍第4項之半導體裝置，其中與該開口重疊的該氧化物半導體層的一部份的厚度比該通道形成區的厚度薄。
[6] 根據申請專利範圍第1項之半導體裝置，其中，該第一導電層或該第二導電層包括與該氧化物半導體層不重疊的區域，以及其中，在不與該氧化物半導體層重疊的區域中，該第一導電層或該第二導電層與該第一佈線層或該第二佈線層接觸。
[7] 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層包括銦、鎵及鋅。
[8] 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層具有結晶性。
[9] 一種記憶單元，包含根據申請專利範圍第1項之半導體裝置。
[10] 一種半導體裝置，包含：基底絕緣層；埋入在該基底絕緣層中的第一導電層及第二導電層；接觸地設置於該第一導電層、該第二導電層及該基底絕緣層上且包括通道形成區的氧化物半導體層；在該氧化物半導體層上的閘極絕緣層；夾著該閘極絕緣層在該通道形成區上的閘極電極層；在該閘極絕緣層上的絕緣層；以及藉由設置在該絕緣層及該閘極絕緣層中的開口與該氧化物半導體層接觸的第一佈線層及第二佈線層，其中，該通道形成區與該基底絕緣層接觸。
[11] 根據申請專利範圍第10項之半導體裝置，其中，該氧化物半導體層包括一對低電阻區，其中，該通道形成區在該一對低電阻區之間，以及其中，在該一對低電阻區中，一個低電阻區與該第一導電層接觸，另一個低電阻區與該第二導電層接觸。
[12] 根據申請專利範圍第10項之半導體裝置，其中至少該開口中的一個與該氧化物半導體層重疊。
[13] 根據申請專利範圍第12項之半導體裝置，其中與該開口重疊的該氧化物半導體層的一部份的厚度比該通道形成區的厚度薄。
[14] 根據申請專利範圍第10項之半導體裝置，其中，該第一導電層或該第二導電層包括不與該氧化物半導體層重疊的區域，以及其中，在不與氧化物半導體層重疊的區域中，該第一導電層或該第二導電層與第一佈線層或第二佈線層接觸。
[15] 根據申請專利範圍第10項之半導體裝置，其中該氧化物半導體層包括銦、鎵及鋅。
[16] 根據申請專利範圍第10項之半導體裝置，其中該氧化物半導體層具有結晶性。
[17] 一種記憶單元，包含根據申請專利範圍第10項之半導體裝置。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

JP2011202963||2011-09-16||

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